混合键合，如何演进？

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随着20层高带宽存储器（HBM）堆叠技术的商业化进程日益临近，关于放宽国际半导体标准的讨论也愈发激烈。

据业内人士8日透露，在近期举行的纳什维尔联合电子器件工程委员会（JEDEC）会议（JC-42）上，一项重要议题便是将HBM产品的高度放宽至800微米或更高。JEDEC三月会议旨在完善去年的草案，并协调今年的关键下一代标准技术。

随着堆叠层数的增加，HBM的标准高度一直在不断调整。此前，国际标准已从725微米放宽至775微米，但为了应对20层堆叠工艺的物理限制，进一步放宽至800微米或更高也在考虑之中。

为了满足现有的 20 层堆叠 775 微米标准，必须采用背面研磨工艺，将单个 DRAM 芯片加工得极其薄。这一工艺增加了晶圆损坏的风险，进而导致整体良率大幅下降。作为

最大客户，NVIDIA 近期将“供应稳定性”置于性能指标之上，这也加剧了这场讨论。NVIDIA 正在考虑采用“双通道”方案，允许并行采用低端版本（10.6Gbps）的下一代 HBM4，与现有的 11.7Gbps 版本并行。规格的下调趋势也引发了关于放宽物理厚度规格的讨论。

放宽厚度规格有望为国内内存制造商提供技术缓冲期。例如，SK 海力士可以将其旗舰工艺——大回流注塑成型底部填充 (MR-MUF) 扩展到 20 层产品。更广泛地放宽标准可能会推迟昂贵的混合键合设备的推出，从而潜在地提高盈利能力。

三星电子已进入HBM4量产阶段，预计也将通过放宽规格来提高其有效良率。这是因为确保物理空间可以降低工艺难度，从而实现稳定的产量响应。

此次关于放松管制的讨论预计将成为未来三年决定HBM市场领导地位的关键因素。如果英伟达参与5月13日在圣何塞举行的论坛，放松管制提案有可能获得通过。如果该提案在6月的札幌会议上最终确定，日本国内制造商将利用现有工艺系统建立起20层产品的量产技术基础。

然而，一些人认为放松管制只是权宜之计，而非根本解决方案。

一位业内人士解释说：“产品高度可以通过常规调节方式进行调整，但随着层数的增加，内部产生的热量更难散发。”

三星和SK的键合技术将会如何发展？

HBM 是一种新一代内存，它将多个 DRAM 垂直堆叠，并通过微小凸点将它们连接起来。

此前，HBM 标准的厚度在 HBM3E 之前为 720 微米，但 HBM4 的厚度增加到了 775 微米。这主要是由于 HBM4 中 DRAM 堆叠层数（分别为 12 层和 16 层）比前几代（8 层和 12 层）有所增加。

此外，业界正在讨论放宽下一代HBM（例如HBM4E和HBM5）的标准厚度，这些芯片采用20层堆叠式DRAM。目前讨论的厚度范围从825微米到900微米以上。如果最终确定900微米以上的标准，预计将远超以往的增幅。

一位半导体行业内部人士表示：“JEDEC 必须在产品商业化前一到一年半制定重要标准，因此，关于下一代 HBM 厚度的讨论正在积极进行中。”他还补充道：“900 微米或更厚的厚度已经在讨论之中。”

JEDEC是一个国际半导体标准组织，负责制定半导体产品标准。包括三星电子、SK海力士和美光等存储器公司，以及英特尔、台积电、英伟达和AMD在内的全球主要半导体公司都参与了该组织。

最初，业界严格限制了HBM厚度的增长。如果HBM无限增长，将难以与水平集成在其旁边的系统半导体（例如GPU）的厚度相匹配。此外，如果DRAM之间的厚度差距过大，数据传输路径就会变长，从而导致性能和效率下降。

因此，存储器公司一直在尝试各种技术来减小HBM的厚度。典型的例子包括减薄工艺（通过研磨DRAM核心芯片的背面）和键合技术（减少DRAM之间的间隙）。

然而，半导体行业积极讨论减小下一代 HBM 厚度的原因主要有两个。

首先，下一代HBM采用20层堆叠结构。目前业界成熟的减薄工艺和键合技术虽然可以缩小DRAM之间的间隙，但在进一步减薄HBM方面却存在局限性。

分析表明，台积电（一家大型晶圆代工厂）推出的新型封装工艺也产生了影响。目前，台积电几乎垄断了2.5D工艺（CoWoS），该工艺将HBM和GPU封装到单个AI加速器中。2.5D技术通过在芯片和基板之间插入宽中介层来提升封装性能。

业内人士认为，这场讨论会减缓新型键合工艺（例如混合键合）的普及。键合是将HBM中的各个DRAM芯片连接起来的过程，而利用热压的TC键合目前是主流方法。

混合键合技术是一种将芯片和晶圆之间的铜线直接键合在一起的技术。由于无需在DRAM之间设置凸点，DRAM之间的间隙几乎为零。这对于降低HBM封装的整体厚度来说是一个显著的优势。

然而，混合键合技术难度极高。为了实现芯片间无缝键合，必须清除芯片表面所有微小的污染物。这需要采用化学机械抛光 (CMP) 工艺来完美平滑芯片表面。此外，还需要高精度对准，以确保每个铜焊盘的精确对接。同时，键合多达 20 个芯片也会大幅降低良率。

因此，各大存储器厂商一直在持续研发混合键合技术，但尚未将其大规模应用于HBM制造工艺中。即使是混合键合技术最积极的研发者三星电子，预计最早也只能在其16层HBM4E产品中部分应用该技术。

在这种情况下，如果下一代 HBM 的厚度标准放宽，存储器公司可能会继续通过 TC 键合机大规模生产 HBM。

一位半导体行业内部人士表示：“业内有观点认为，如果将 HBM 厚度减少 50 微米或更多，就可以实现 20 层堆叠的 HBM。”他还表示：“即使引入混合键合技术，现有设备也无法完全替换，而且投资成本巨大，所以我理解存储器公司倾向于降低下一代 HBM 的厚度。”

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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