技术分论坛精彩回顾丨AI赋能EDA与IP，贯通定制设计与验证全链路

近日，“概览芯道伦筑底座——2026概伦电子及生态伙伴技术研讨会”落地上海浦东嘉里大酒店。其中“AI赋能EDA和IP”专题分论坛吸引了众多业内同仁到场交流。

马玉涛博士 概伦电子副总裁

概伦电子联合多位行业专家及客户代表，围绕AI驱动电路设计、存储芯片仿真、汉擎原生定制电路设计平台、芯片可靠性分析与验证，以及依托DTCO打造IP生态等方向，分享AI for EDA+IP前沿技术与量产实践。开场环节，公司高级副总裁马玉涛博士致欢迎辞，随后就进入精彩的技术交流环节。

杨毅 概伦电子高级副总裁

“模拟集成电路设计与其说是技术，更像一门艺术。”概伦电子高级副总裁杨毅以《AI驱动电路设计和模拟IP设计实践》为题开篇。他提出，伴随大模型能力迭代，EDA正从指令式自动化工具演进为理解设计意图的Design Agent，Spec2GDS是AI电路设计的终极方向。针对模拟电路指标耦合、参数空间高维、仿真成本高、经验难以传承等痛点，概伦电子推出基于Query Agent、Sizing Agent的双智能体方案：该方案可调用NanoSpice仿真引擎、优化与预测模型，完成规格理解、任务规划、自主迭代并输出仿真报告。凭借Actt在服务30余家晶圆厂、600余家芯片设计客户过程中沉淀的千余项量产物理IP，这套方案以“AI+EDA+IP”实现1+1>N的能力增益。

任继杰 概伦电子总监

概伦电子产品总监任继杰在《先进工艺SRAM芯片仿真技术瓶颈突破》中介绍，面向不同的仿真场景，概伦仿真平台NanoSpice Pro X依托“仿真底座—RC约简—智能分区—双引擎”架构应对挑战：支持超大规模元器件仿真容量与海量DSPF输入，在保持精度前提下完成寄生RC约简；自动识别阵列、外围与多电源域并自适应调度FastSPICE/TrueSPICE双引擎；针对读写辅助电路实现精准分区联合求解，以高精度补偿算法保障瞬态精度，以漏电流精准求解支撑读写/待机电流签核，在SRAM仿真全场景下兼顾精度、容量与速度。

凡则锐 概伦电子总监

同样是存储芯片，Flash芯片具备亿级器件阵列规模、高压外围电路、数模信号耦合、擦写退化、数据保持等特征，对仿真器提出容量、速度、精度、可靠性“四重考验”。概伦电子总监凡则锐在《Flash存储芯片的仿真解决方案及用户实践》主题分享中介绍，仿真平台NanoSpice Pro X依托ML/AI拓扑识别与智能分区、数模混合仿真（CoSim）能力，在上电、读出、写入、擦除及全芯片协同仿真场景实现2倍以上提速；通过“两步法”攻克全芯片老化仿真的内存瓶颈，并以“静态+动态”两阶段全芯片电路检查，覆盖设计迭代至Sign-off签核全流程。项目实践显示，在保证仿真精度的前提下，Cache Read全芯片TrueSPICE仿真提速3倍以上，Program & Erase Cosim提速4倍以上。

逯文忠 概伦电子总监

概伦电子总监逯文忠带来《汉擎原生定制电路设计平台与模拟设计全流程实践》主题分享。汉擎开放生态基于国家统一标准汇聚多元EDA工具，助力生态产业化落地。NanoDesigner是当前唯一汉擎原生定制电路设计平台，完整兼容汉擎PDK（hPDK）标准，覆盖成熟工艺与先进工艺，支持原理图、仿真、版图一体化设计。其版图解析、渲染与编辑性能对比参考工具有显著提升。平台所有功能开放Python接口并配套VS Code插件，支持Agent工具调用，为AI驱动的自动化设计筑牢基础。

李爽 概伦电子产品经理

面向芯片可靠性，概伦电子产品经理李爽带来《ESD仿真解决方案和设计实践》主题分享。传统规则式ESD检查存在无法评估真实应力、误报数量多、裕量难以量化等局限，概伦ESDi平台提供静态HBM（ESDi-SC）、瞬态HBM（ESDi-Tran）、版图级HBM（ESDi-XL）、瞬态CDM（CDMi-XL）全套仿真能力：HBM仿真支持自动遍历所有 Pad 对组合，读取 TLP 数据并模拟多条泄放路径，CDM仿真利用FICDM框架还原真实放电行为。在项目实践中，该方案成功定位LNA电路在CDM应力下由MOS管栅氧过压引发的失效机理，帮助设计实现从“规则合规”到“物理真实”的跨越。

崔兵兵 概伦电子产品经理

电源完整性方面，概伦电子产品经理崔兵兵带来《EM/IR仿真解决方案及设计应用》主题分享。他提出，动态签核覆盖要求、特殊与定制电路分析盲区、3D IC及背面供电这三大趋势，持续抬升EMIR签核门槛。NanoPower平台打通从网表到签核的全流程：内嵌RC抽取引擎，依托Direct/Iterative双求解器支撑模块级至全芯片规模仿真；EMIRView支持热点与版图联动查看。相较于参考工具，该平台可缩短仿真时长、降低内存开销、高效辅助用户收敛IR drop风险，定制电路覆盖率达99%，EM违例检出效率同步提升。平台已联合10余家企业，参与国产工艺EM规则的联合定制与交付。

张川 概伦电子研发总监

良率是先进工艺芯片商业化的关键底线。芯片级3σ良率目标，要求百万级重复单元电路达到6σ水平，而传统蒙特卡洛仿真在6σ场景下需要超100亿次采样。概伦电子研发总监张川带来《高良率仿真解决方案和单元库/SRAM应用实践》主题分享。这套高良率方案基于重要性采样，实现“在失效区域采样、精确加权”，典型6σ场景采样次数从约10^10降至约10^4，效率提升超10万倍；依托层次化High-Sigma方法，以SRAM全芯片3σ为约束反推各层级良率要求，全芯片良率分析相较传统定性计算方案提速6倍，并借助QQ图建立性能与良率的定量关联，为SRAM全芯片提供可分析、可优化和可签核的方案。NanoYield支持高良率计算与百万级随机变量，是首个落地的全芯片良率解决方案，实现从“计算良率”到“优化良率”的闭环。

尚立峰 概伦电子副总裁

最后一场演讲由概伦电子副总裁尚立峰带来《以DTCO构建全智能化时代IP生态》主题分享。他从第四次工业革命切入，梳理 AI 算力、数据中心、5G/6G、物联网与边缘AI、智能驾驶、具身机器人、机器视觉等技术趋势背后的关键芯片与核心 IP 需求，提炼出标准单元库、SRAM 编译器、时钟/PLL、PVT传感器、PMU电源管理，嵌入式存储器，无限射频和高速接口的共性IP底座。概伦电子已打造覆盖180nm~3nm的全平台物理IP方案，覆盖基础IP、模拟/混合信号、射频、eNVM、接口五大类。他强调，DTCO方法学可实现工艺与设计在同一迭代周期内协同优化，经DTCO评估，PPA提升可达40%以上；团队从器件建模、PDK源头着手，以标准单元IP为载体、仿真与全流程平台为支撑，携手晶圆厂、IDM及设计公司共建产业生态，支撑7/5/3nm节点与FinFET、FD-SOI技术路线，使IP成为全智能化时代芯片竞争力的核心。

概伦电子及生态伙伴2026技术研讨会分论坛现场

从AI智能体重塑设计范式，到存储芯片仿真的精度与速度之争；从汉擎原生的平台底座，到ESD、EMIR、良率的分析与验证，再到DTCO引领的IP生态共建——分论坛二用九场报告勾勒出"AI for EDA+IP"的完整拼图。当AI深度融入EDA工具内核与设计流程，当仿真能力在一线量产项目中反复验证，国产EDA正从单点突破走向体系成型，为集成电路产业高质量发展筑牢底座。