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对于那些开发基于“芯粒”(chiplet)架构、面向高性能计算(HPC)和人工智能(AI)应用的计算机系统的公司而言,今天发布的全新“通用芯粒互连标准”(Universal Chiplet Interconnect Express,简称 UCIe)4.0 规范将带来多项重大改进。其中包括一项全新的内存扩展协议,能够为高负载的 HPC 和 AI 应用提供更高的内存带宽;此外,该规范在能效方面也实现了高达 80% 的提升,并包含多项其他增强功能。
UCIe 是一项针对采用“芯粒”技术的计算机系统所制定的互连标准。芯粒本质上是模块化的集成电路,负责执行特定的功能,例如数据处理或 I/O 管理。作为一种经济高效的替代方案,芯粒正逐渐取代传统的“片上系统”(SoC)——传统的 SoC 将计算所需的各类电路集成在同一块物理芯片(die)上。
随着人工智能浪潮的兴起,内存已成为制约性能的瓶颈。UCIe 联盟通过今天发布的 UCIe 4.0 规范中引入的全新“UCIe.mem”协议,旨在解决这一问题。该内存协议提供了一种机制,使得计算芯粒能够通过统一的 UCI 互连架构,与内存控制器建立连接。
根据英特尔资深杰出工程师兼 UCIe 联盟主席 Debendra Das Sharma 撰写的一份白皮书,这种架构实现了内存子系统的“解耦”(disaggregation),同时在计算资源与内存资源(包括 HBM、LPDDR 或未来其他内存技术)之间保持了标准化的接口。
Sharma 在白皮书中写道:“通过将内存控制功能从计算设备中分离出来,并采用标准化的芯片间(die-to-die)互连技术,UCIe.mem 提供了一种可扩展的架构,能够为基于异构芯粒(chiplet)的系统提升内存带宽与容量。”
Sharma 表示,全新的 UCIe.mem 协议在芯片边缘每毫米长度上可提供 2.5 TBps 的内存带宽,效率约为 94%。这种解耦方式使得内存能够独立于计算芯粒进行扩展,同时在两者之间保持高速且标准化的连接。
“我们受到芯片边缘长度(shoreline)的限制,而该边缘所能提供的带宽不足。为了解决这一问题,我们采用了UCIe标准化架构来实现内存互连,”Sharma在接受HPCwire采访时表示,“对于平面互连,我们实现了前所未有的带宽密度——无论是基于面积的带宽密度,还是基于芯片边缘长度的带宽密度。我们通过将内存协议映射到该架构上,从而获得了更高的数据密度。”
UCIe联盟也致力于全面提升互连的带宽密度和能效。Sharma指出,UCIe 4.0将总带宽密度提升了约20%,并将面积带宽密度提升了约10%。这些数据基于48 GT/s和64 GT/s的数据速率,且针对UCIe-S(2D)和UCIe-A(2.5D)采用了统一的1143微米芯片边缘长度。
归根结底,数据传输需要消耗能量,而能量消耗意味着成本。因此,为了降低数据传输成本,UCIe联盟致力于在芯粒(chiplet)互连标准中实现更高的能效。
据Sharma介绍,在满足特定条件下,UCIe 4.0能够将UCIe-S和UCIe-A连接的链路功耗降低30%至80%。该联盟通过多种技术手段实现了这一节能效果,包括QDR(四倍数据速率)信号传输、直接采样、自适应电压与端接、低摆幅(low swing)信号传输,以及增强型时序跟踪技术。
Sharma 表示,要实现这些节能效果,用户所使用的硬件在“年代”和功耗特性上必须相近。他说:“不可能出现这种情况——比如一个芯片采用的是 2 纳米工艺,而另一个芯片却是 10 年前的技术。因此,如果能基于电压水平、公共电压轨等因素做出预设——尤其是当芯片间距小于 5 毫米时——就能获得显著的功耗优化。”
UCIe 4.0 还通过引入“芯粒状态可信报告”(Trusted Reporting of Chiplet State,简称 TRoCs)功能,增强了安全性。这是一个标准化的框架,允许芯粒制造商共享有关其所生产组件(如处理器、内存或 I/O)的安全性及信任级别的信息。
Sharma 解释道:“该功能实现了芯粒身份报告的标准化。例如,它可以确认:你究竟是哪个芯粒?你是否确实是你所声称的那个芯粒?这里引入了一个概念,即‘信任根’(Root of Trust,简称 RoT)。你可以把它看作是整个封装系统的‘安全总管’。”
Sharma 指出,信任根(RoT)负责查询其他芯粒,以确定它们当前所处的状态。例如,如果某个芯粒处于测试和调试模式,其安全级别可能会低于处于生产模式时的安全级别。
(来源:编译自hpcwired)
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