转载来源：深科技 《台积电传》28｜良率战争：一颗AI芯片为什么越来越难“测”？—从Known Good Die到3D测试，台积电如何避免“一颗坏芯片毁掉整个封装”？ http://mp.weixin.qq.com/s?__biz=MzIxODI2NTY4OQ==&mid=2247548220&idx=1&sn=be44dae0ea9292cade6f12b992f865f0&scene=45#wechat_redirect

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《台积电传 01》 — 序言：台积电从何而来？

《台积电传》28｜良率战争：一颗AI芯片为什么越来越难“测”？——从Known Good Die到3D测试，当十几颗Chiplet被装进一个系统，台积电如何避免“一颗坏芯片毁掉整个封装”？

如果第27章讲的是热，那么第28章要讨论的，是另一个更加隐蔽，却同样可能决定先进封装能不能真正进入大规模商业化的问题：良率。

《台积电传》27｜散热战争：当AI芯片越来越热，3D堆叠还能走多远？—从热界面材料到液冷、微流道，台积电如何解决芯片内“高温危机”？

这是一个几乎贯穿整个半导体工业史的词。

一片晶圆可以切出多少颗芯片，其中多少颗能够正常工作，最后又有多少颗能够真正卖给客户，这几个数字之间的关系，决定了一座晶圆厂到底是在制造技术奇迹，还是在制造商业产品。

实验室里做出一颗能够运行的芯片，并不意味着一项技术已经成熟；在工厂里连续生产几万片晶圆，让数百万颗芯片稳定达到客户要求，才真正意味着一种制程进入工业化。

台积电过去几十年最重要的能力之一，就是不断把“可以制造”变成“可以稳定制造”。

但是，Chiplet正在重新定义这个问题。

过去一颗芯片通常就是一块硅。晶圆制造完成以后进行测试，坏的裸片被筛掉，好的裸片进入封装，整个流程虽然复杂，但逻辑相对清楚。

现在完全不同。

一颗高端AI芯片可能拥有多颗计算Chiplet、多颗HBM、I/O Die、缓存芯片甚至其他专用加速单元。它们通过CoWoS横向连接，其中部分芯片还可能通过SoIC进行垂直堆叠，再通过Hybrid Bonding建立更加密集的芯片间互连。

于是，一颗所谓的“AI芯片”，实际上已经变成一套由许多块硅组成的复杂系统。

这时候，一个非常残酷的问题出现了。

如果里面只有一颗芯片是坏的，怎么办？

假设十颗昂贵裸片已经完成制造，九颗全部正常，只有最后一颗存在缺陷；如果在进入先进封装之前没有发现，等到CoWoS、SoIC、HBM以及后续测试全部完成之后才暴露问题，那么损失的可能不只是这一颗坏裸片，而是整个昂贵系统。

这就是Chiplet时代真正的良率战争。

过去台积电要回答的是：怎样制造更多“好芯片”？

未来台积电还必须回答另一个更加困难的问题：怎样确保十几颗好芯片组合在一起之后，仍然是一颗“好芯片”？

从这一刻开始，Yield不再只是晶圆厂里的一个制造指标。

它开始变成系统工程。

一、良率为什么才是半导体制造真正的“利润密码”？

理解台积电，必须理解良率。

因为半导体制造最终是一门概率生意。

假设一片晶圆经过数百甚至更多工艺步骤之后，可以切出100颗芯片。如果最终90颗符合要求，那么良率大约是90%；如果只有50颗可以销售，那么另外50颗芯片消耗的光刻、刻蚀、沉积、离子注入、清洗、量测、设备折旧和制造时间，并不会因为芯片失败而自动消失。

这些成本已经发生。

所以坏掉的芯片，本质上会把自己的成本转移到剩下能够出售的芯片上。

这就是为什么同样一个制程节点，两座晶圆厂即使都能制造出来，最终商业竞争力也可能完全不同。

真正的问题不是：

能不能做？

而是：

能做多少？

成本是多少？

良率能不能持续提高？

客户什么时候能够真正大规模出货？

这也是为什么先进制程最关键的阶段往往不是实验室第一次点亮芯片，而是Yield Ramp——良率爬坡。

一项新制程刚进入风险试产时，工艺窗口还在不断优化，缺陷密度可能较高，设备参数、材料、光刻、刻蚀以及大量制造步骤都需要持续调整。随着工程师不断找到缺陷来源并进行优化，良率逐步提高，单位芯片成本才会下降。

这就是半导体制造最核心的学习曲线之一。

5纳米如此。

3纳米如此。

2纳米同样如此。

先进封装其实也正在经历同样的过程。

过去人们讨论良率，主要想到晶圆。

未来讨论良率，还要看CoWoS中介层、RDL、微凸点、Hybrid Bonding、SoIC堆叠、HBM以及最终封装。

每一个环节都有自己的良率。

而最终客户真正关心的是：

整个系统的良率。

所以Chiplet时代一个非常重要的变化，就是良率计算开始从“单颗芯片”走向“系统”。

这会让半导体制造经济学变得更加复杂。

但也会让真正拥有大规模制造经验的公司拥有更深的护城河。

二、为什么芯片越大，越容易成为“良率杀手”？

Chiplet为什么会出现？

很多人第一反应是模块化设计。

当然没错。

但它背后还有一个非常重要的经济原因：

大芯片太难制造。

晶圆制造不可能绝对没有缺陷。

即使最先进洁净室已经能够把空气中的颗粒控制到极低水平，晶圆仍然要经历极其复杂的制造流程。

光刻可能产生缺陷。

刻蚀可能出现偏差。

薄膜沉积可能不均匀。

材料可能存在微小异常。

图形转移也可能出现问题。

如果一颗芯片面积很小，那么它碰到随机缺陷的概率相对较低。

但如果芯片越来越大，情况就会发生变化。

可以把一片晶圆想象成一张巨大的白纸，上面随机存在一些极小黑点。

如果从这张纸上裁很多小方块，有不少方块可能完全避开黑点。

但如果每一个方块都非常大，那么碰到黑点的概率就会提高。

AI芯片恰恰越来越大。

GPU需要更多计算单元。

缓存越来越多。

Tensor Core或者类似AI计算单元不断增加。

高速I/O越来越复杂。

为了获得更高算力，设计者希望在一颗芯片里放入越来越多晶体管。

结果就是Die Size不断逼近大型芯片能够承受的制造边界。

这也是Chiplet真正有吸引力的地方。

与其制造一颗超大型芯片，不如把它拆成几颗面积更小的裸片。

例如，一颗巨型计算芯片可以拆成多个计算Chiplet，再增加一颗I/O Die。

小裸片通常更容易获得较好的制造经济性。

如果其中一颗裸片失败，只损失这一颗，不必让整个巨型芯片报废。

这就是Chiplet最重要的良率逻辑。

但Chiplet并没有消灭良率问题。

它只是把问题移动了。

过去的问题是：

怎么保证一颗巨型芯片是好的？

现在的问题是：

怎么保证十颗小芯片都是好的，而且把它们连接起来之后整个系统还是好的？

这就是先进封装时代最重要的变化之一。

良率问题从Die Yield进入Package Yield，再进一步进入System Yield。

三、Known Good Die：为什么不能把一颗“不知道好坏”的芯片放进CoWoS？

这就引出了Chiplet时代最重要的概念之一：

Known Good Die。

简称KGD。

中文通常可以理解为“已知良好裸片”。

这个概念听起来非常简单。

既然一颗AI芯片要由很多颗裸片组合，那么进入昂贵封装之前，最好先确认每颗裸片都能正常工作。

但真正做到这一点，并不容易。

假设一套AI加速器需要四颗计算Chiplet、一颗I/O Die以及多颗HBM。

其中每一颗都已经很昂贵。

如果所有芯片没有充分测试，就直接进入CoWoS封装，最后才发现某一颗Chiplet存在缺陷，那么前面投入的其他好芯片和封装成本都可能受到影响。

这就像制造一架飞机。

发动机已经装好。

机翼已经装好。

航电系统已经装好。

最后才发现其中一个关键零部件从一开始就是坏的。

越晚发现问题，损失越大。

所以先进封装测试的核心原则之一，就是：

尽可能早地发现坏芯片。

这就是Known Good Die的价值。

问题是，“Good”到底意味着什么？

一颗芯片在晶圆阶段能够通电，并不代表它在最终系统中一定能够稳定运行。

有些问题在低频下不会出现。

有些缺陷只有高频运行才能暴露。

有些问题只在高温环境出现。

有些问题与最终封装产生的机械应力有关。

还有一些潜在缺陷，可能只有长时间运行之后才会变成真正故障。

所以严格意义上的Known Good Die，并不是简单测一下“能不能开机”。

而是尽可能在裸片进入昂贵封装之前，通过测试确认它满足后续系统要求。

这也是为什么Chiplet时代，测试会越来越前移。

过去测试更像制造流程的最后一道关卡。

现在测试必须贯穿制造全过程。

晶圆制造完成要测。

切割之前要测。

裸片进入先进封装之前要测。

部分封装完成之后还要测。

最终系统完成之后继续测。

测试开始从一个“工序”，变成一条贯穿产品生命周期的链条。

四、从Wafer Probe到Final Test：一颗AI芯片到底要经历多少场“考试”？

一颗现代芯片真正进入服务器之前，通常已经经历过多轮测试。

第一场重要考试发生在晶圆阶段。

这就是Wafer Probe或者Wafer Sort。

晶圆制造完成之后，还没有被切成一颗颗裸片，测试设备会通过探针卡与晶圆上的芯片接触，对其进行电气测试。

哪些裸片能够工作？

哪些明显存在缺陷？

哪些性能达到目标？

哪些需要被筛掉？

通过晶圆测试，可以提前建立Wafer Map。

一片晶圆上哪些Die是好的，哪些是坏的，可以被记录下来。

对于传统芯片而言，这已经非常重要。

到了Chiplet时代，它更加重要。

因为只有通过前期筛选的裸片，才值得进入越来越昂贵的先进封装。

然后晶圆被切割。

好裸片进入后续流程。

如果是一颗传统芯片，它可能进入封装，然后进行Final Test。

但Chiplet系统复杂得多。

多个裸片组合之后，可能需要测试Die-to-Die互连。

加入HBM之后，需要检查内存接口。

完成CoWoS之后，需要确认整个封装中的高速互连和供电。

如果使用SoIC，还要验证垂直连接。

如果采用Hybrid Bonding，还要检测大量高密度键合界面。

最后整个封装完成之后，还需要进行系统级测试。

某些产品还需要Burn-in，也就是老化测试。

让芯片在一定温度、电压和负载条件下运行，提前暴露部分早期失效。

于是，一颗AI芯片的测试过程越来越像一套层层筛选的考试体系。

小学考试。

中学考试。

大学考试。

毕业考试。

最后还有工作试用期。

任何阶段发现问题，都可能被淘汰。

为什么要这么麻烦？

因为越往后，芯片越贵。

晶圆阶段发现一颗坏Die，损失主要是这颗裸片。

如果封装到一半才发现问题，已经增加封装成本。

如果所有HBM、GPU、Chiplet全部完成之后才发现问题，损失就可能非常高。

所以测试真正要优化的，不只是技术准确度。

还是“在哪个时间点发现缺陷最划算”。

这就是先进封装时代的测试经济学。

五、HBM为什么把AI芯片良率问题又放大了一层？

如果说Chiplet已经让测试变得复杂，那么HBM会再增加一层难度。

因为HBM本身就是3D芯片。

一颗HBM并不是一块简单DRAM。

它内部由多层DRAM Die堆叠，通过TSV等结构建立垂直连接，再与底层逻辑或者接口结构共同形成高带宽存储系统。

也就是说，在HBM进入AI芯片先进封装之前，它自己已经经历了一次“多芯片组合”。

然后多颗HBM又要与GPU或者AI加速器一起进入CoWoS。

于是，一颗AI芯片可能出现一种非常复杂的层级关系。

第一层，是先进制程GPU或者AI计算裸片。

第二层，是GPU内部可能存在的多个Chiplet。

第三层，是HBM内部的多层DRAM。

第四层，是GPU与多颗HBM之间的2.5D互连。

如果再加入SoIC，系统还会继续增加3D堆叠层级。

所以今天所谓“一颗AI芯片”，从制造角度看已经越来越像一块小型主板，只不过这块“主板”被压缩进了先进封装。

这也意味着HBM本身的质量会直接影响最终AI加速器。

如果GPU已经制造成功。

CoWoS结构也没有问题。

最后某颗HBM出现异常，整个产品仍然可能受到影响。

反过来也是一样。

如果昂贵HBM全部是好的，但GPU Chiplet存在缺陷，同样会造成巨大浪费。

这就是为什么AI时代逻辑芯片制造商、存储厂商和先进封装厂之间的协同会越来越紧密。

过去，DRAM是DRAM。

GPU是GPU。

封装是封装。

供应链可以相对独立。

现在它们开始变成同一个产品的一部分。

最终客户并不关心到底是哪一个环节出错。

客户只关心：

这颗AI加速器能不能稳定工作。

所以HBM时代真正改变的不只是内存带宽。

它还改变了先进封装的良率模型。

六、SoIC与Hybrid Bonding：当几十万个连接藏进芯片内部，怎么知道它们都是好的？

如果CoWoS让测试变复杂，那么SoIC和Hybrid Bonding会把问题进一步推向微观尺度。

第25章讲过，SoIC把芯片从二维平面推向第三维。

第26章讲过，Hybrid Bonding进一步缩小上下芯片之间的连接间距，让芯片之间的通信越来越接近芯片内部互连。

性能上，这是巨大的进步。

测试上，却意味着新的困难。

传统Micro Bump虽然已经非常小，但至少仍然是相对独立的连接结构。

Hybrid Bonding进一步把连接间距缩小，大量铜连接与绝缘层直接结合，上下两颗芯片之间可以形成极其密集的垂直互连。

问题是：

这些连接怎么检查？

如果只有几十个连接，逐个验证并不困难。

如果有几千个，复杂度已经上升。

如果未来存在几十万甚至更多高密度连接，那么即使只有极低比例的缺陷，也可能造成问题。

更麻烦的是，这些连接位于两颗芯片之间。

一旦键合完成，很多结构已经被隐藏。

这意味着测试必须依赖电气检测、专门测试结构、缺陷检测设备以及更加复杂的DFT设计。

而且Hybrid Bonding缺陷并不一定都是“完全断开”。

有些连接可能电阻异常。

有些可能存在局部空洞。

有些问题可能在室温下表现正常，但在高温、热循环或者长期运行后逐渐恶化。

于是，测试目标从“现在能不能工作”升级成：

“未来几年能不能可靠工作”。

这就是可靠性。

AI数据中心里的芯片可能长时间运行在高负载环境。

对于客户来说，一颗芯片出厂时通过测试远远不够。

它还必须能够在几年运行周期内保持稳定。

所以3D芯片测试真正面对的是两个时间尺度。

一个是制造完成的今天。

一个是服务器运行几年后的未来。

测试工程师必须尽可能通过加速测试，在今天预测未来。

这是一件非常困难的事情。

七、为什么Chiplet越多，系统良率反而可能越危险？

Chiplet有一个非常诱人的逻辑：

大芯片良率不好，那就拆小。

这个逻辑本身没有问题。

但如果继续推导，就会发现另一个问题：

是不是拆得越多越好？

答案并不是。

假设一颗巨大芯片被拆成两颗Chiplet。

每颗面积变小，裸片制造良率可能改善。

但两颗芯片之间增加了一个连接关系。

如果拆成四颗，单颗芯片更小，但连接更多。

如果拆成十颗甚至二十颗，制造单颗裸片可能更加灵活，但封装复杂度、测试复杂度和互连数量都会提高。

这意味着Chiplet存在一个系统最优点。

为了理解这个问题，可以做一个极度简化的数学模型。

假设每一颗进入系统的裸片都拥有99%的成功概率。

如果只需要一颗裸片，成功概率就是99%。

如果一个系统要求10颗裸片全部正常，简单相乘后，概率大约为90.4%。

如果需要20颗全部正常，概率还会进一步下降。

当然，现实半导体制造不会如此简单。

Known Good Die会提前筛选。

不同芯片良率不同。

系统可能存在冗余。

某些局部缺陷可以屏蔽。

部分产品还可以通过Binning降级销售。

但这个简化模型说明了一个非常重要的道理：

系统里的关键器件越多，任何一个环节失败带来的风险就越需要认真管理。

所以Chiplet真正的工程难题并不是“怎么拆”。

而是：

拆成多少颗最合理？

每颗多大？

哪些功能应该拆？

哪些应该继续集成？

Chiplet之间使用什么接口？

封装成本增加多少？

测试成本增加多少？

最终系统良率是多少？

这些问题必须一起计算。

这也是为什么Chiplet时代的芯片设计越来越像系统工程和经济学的结合。

性能最高的方案，不一定是最赚钱的方案。

理论晶体管最多的方案，也不一定是最终成本最低的方案。

真正成功的产品，需要在性能、功耗、面积、良率、封装和测试之间找到平衡。

八、DFT：为什么未来芯片必须从设计第一天就考虑“怎么测”？

随着系统越来越复杂，半导体行业开始越来越重视一个概念：

Design for Test。

简称DFT。

也就是“面向测试的设计”。

过去很多人会把测试理解成芯片制造完成之后发生的事情。

设计团队把芯片设计出来。

晶圆厂制造。

最后测试团队负责判断好坏。

这种思路在简单芯片时代还可以工作。

但3D Chiplet系统已经复杂到不能这样做。

如果一颗芯片内部存在十几个Chiplet。

大量Die-to-Die接口。

多颗HBM。

SoIC堆叠。

几十万甚至更多高密度连接。

等所有东西制造完成之后再问“怎么测”，可能已经太晚。

因为有些内部节点根本无法直接访问。

有些连接被其他芯片覆盖。

有些故障很难定位。

于是，测试必须从设计第一天就进入架构。

设计者需要提前加入测试电路。

预留测试接口。

设计内部扫描链。

提供Die-to-Die互连测试路径。

增加错误检测机制。

甚至加入Built-In Self-Test，也就是芯片内部自测试能力。

这样，当系统出现问题时，工程师才能回答：

到底是哪一颗Chiplet坏了？

是计算逻辑的问题？

是HBM的问题？

是互连的问题？

是Hybrid Bonding的问题？

还是供电和热导致的异常？

这非常重要。

因为先进封装时代，“发现坏了”已经不够。

还必须知道“哪里坏了”。

只有知道缺陷来自哪里，制造团队才能优化工艺。

如果大量产品失败，却无法定位根因，那么良率就很难快速爬升。

所以DFT实际上与良率提升直接相关。

测试产生数据。

数据定位缺陷。

缺陷反馈制造。

制造优化工艺。

工艺提高良率。

良率降低成本。

这形成一个完整闭环。

从这个角度看，测试不是制造结束后的质量检查。

它本身就是制造学习系统的一部分。

九、为什么“良率爬坡”才是台积电真正难复制的制造能力？

谈到先进制程，人们最容易关注设备。

ASML的EUV光刻机。

先进刻蚀设备。

薄膜沉积设备。

量测设备。

这些当然重要。

但设备只是制造能力的一部分。

真正困难的是把成千上万台设备、几百甚至更多工艺步骤、不同材料、不同参数组合起来，然后长期稳定运行。

先进芯片制造中，一个微小参数变化都可能影响最终结果。

温度差一点。

气体流量变化一点。

光刻焦距变化一点。

薄膜厚度变化一点。

颗粒数量增加一点。

都可能影响某一层结构。

而一颗先进芯片可能拥有极其复杂的工艺流程。

所以良率提升实际上是一项巨大的数据工程。

工程师需要知道：

缺陷发生在哪里？

是随机缺陷还是系统性缺陷？

来自设备还是材料？

来自设计还是工艺？

来自晶圆制造还是封装？

是某个特定批次的问题，还是整个流程的问题？

找到原因之后，再修改参数。

然后继续生产。

继续测试。

继续收集数据。

再优化。

这就是Yield Learning。

良率学习。

台积电几十年制造积累真正可怕的地方，就在这里。

设备可以买。

厂房可以建。

技术论文可以读。

工程师可以招聘。

但大量真实产品制造过程中积累的工艺窗口、缺陷模式、量测数据、测试结果以及解决问题的方法，不可能一夜之间复制。

先进封装时代，这种经验会更加重要。

因为过去台积电主要优化晶圆制造良率。

未来还要同时管理：

先进逻辑裸片良率。

中介层良率。

RDL良率。

Micro Bump良率。

Hybrid Bonding良率。

SoIC堆叠良率。

CoWoS封装良率。

最终系统良率。

每增加一个环节，都会增加新的变量。

这就是为什么先进封装规模越大，制造平台的经验越重要。

客户真正需要的不是一个实验室能够展示的3D封装样品。

而是几十万、几百万套都能够稳定出货的产品。

这正是台积电真正擅长的事情：

把技术变成工业。

十、AI时代，台积电真正卖给英伟达的可能是“确定性”

走到这里，我们可以重新理解台积电为什么能够成为全球先进芯片产业最重要的制造平台之一。

表面看，台积电卖的是晶圆。

苹果买3纳米。

英伟达买先进制程和先进封装。

AMD购买高性能制造能力。

但如果继续往下看，会发现客户真正购买的东西可能比晶圆本身更加重要。

那就是确定性。

一颗顶级AI芯片从架构设计到最终产品上市，可能需要多年。

研发投入巨大。

围绕这颗芯片，还会形成服务器、网络、软件、数据中心以及整个供应链。

如果芯片无法按时量产，影响的不只是一颗芯片。

可能是一整代产品。

这就是为什么高端客户非常重视制造平台的良率、产能和交付能力。

客户真正问的并不是：

“你能不能制造一颗2纳米芯片？”

而是：

“我需要几百万颗的时候，你能不能稳定交给我？”

进入AI时代之后，这个问题更加复杂。

因为客户要的不只是先进制程晶圆。

还需要CoWoS。

需要HBM集成。

需要Chiplet。

未来还可能需要SoIC。

需要Hybrid Bonding。

需要复杂测试。

需要散热协同。

最终需要的是一整套能够稳定量产的计算系统。

这意味着台积电真正出售的产品正在从Wafer逐渐扩大到Manufacturing Platform。

制造平台。

这个平台最核心的价值，就是降低客户的不确定性。

先进制程会不会延迟？

良率什么时候能够提高？

封装能不能按计划扩产？

HBM能不能顺利集成？

复杂Chiplet能不能测试？

最终产品能不能在客户需要的时间出货？

这些问题全部关系到确定性。

而确定性，恰恰是高端半导体产业最昂贵的商品之一。

结语：台积电真正制造的，也许不是芯片，而是“成功的概率”

回看半导体几十年的历史，会发现所有制造技术最终都必须经过同一道门槛。

量产。

实验室可以制造一颗非常先进的芯片。

研究机构可以展示新的晶体管。

设备公司可以证明新的工艺。

但真正改变产业的技术，必须能够稳定制造几十万、几百万甚至上亿颗。

这就是量产的残酷之处。

一颗成功没有意义。

必须让成功不断重复。

台积电真正擅长的，就是重复成功。

它把一次成功变成一万次。

再把一万次变成一百万次。

然后继续降低失败概率。

这就是良率。

从数学角度看，它只是一个百分比。

90%。

95%。

98%。

99%。

但在半导体世界里，每一个百分点背后可能都是巨大的成本、产能和利润差异。

到了Chiplet时代，这个数字变得更加重要。

因为现在需要成功的不只是一颗芯片。

而是很多颗芯片同时成功。

GPU必须是好的。

I/O Die必须是好的。

HBM必须是好的。

CoWoS必须是好的。

SoIC必须是好的。

Hybrid Bonding必须是好的。

封装必须是好的。

最终测试也必须通过。

所有这些成功叠加起来，才是一颗真正能够交给客户的AI芯片。

所以台积电未来面对的制造问题，本质上正在发生变化。

过去，它解决的是：

如何让一颗芯片成功。

未来，它解决的是：

如何让一个由十几颗甚至更多芯片组成的系统同时成功。

这就是为什么测试、良率和Known Good Die会成为AI芯片时代越来越重要的技术。

也是为什么台积电真正的护城河很难只用“几纳米”衡量。

最先进的光刻机很重要。

最先进的晶体管很重要。

CoWoS和SoIC同样重要。

但最终把这些技术变成产品的，是制造过程里无数看不见的细节。

一颗颗粒。

一次对准。

一层薄膜。

一个微凸点。

一次Hybrid Bonding。

一个TSV。

一颗HBM。

一条Die-to-Die互连。

一次Wafer Probe。

一次Burn-in。

一次Final Test。

这些不起眼的步骤最终共同决定了一颗芯片能不能被交到客户手里。

从这个意义上说，台积电真正制造的东西，也许并不只是晶体管。

甚至不只是芯片。

它制造的是“成功的概率”。

而当这种概率能够在数百万颗产品上不断重复时，它就变成了一种极其强大的工业能力。

但是，Chiplet时代还有一个问题没有解决。

如果每一家芯片公司都拥有自己的Chiplet，每一种Chiplet都使用自己的接口，那么这些芯粒仍然只能存在于各家公司内部。

真正的Chiplet革命，需要不同芯片之间拥有一种共同语言。

CPU Chiplet可以连接I/O Chiplet。

GPU可以连接专用AI加速器。

不同公司设计的芯粒未来甚至可能像今天的PCIe设备一样组合。

如果这一步真的实现，半导体产业可能出现一个全新的市场：

Chiplet不再只是芯片内部模块。

它可能成为可以独立交易的商品。

而这背后，需要一个统一的互连标准。

UCIe。

下一章，我们将从台积电的制造世界，进入Chiplet时代的标准战争。

《台积电传》29｜UCIe：芯片真的能像搭积木一样组合吗？

——当CPU、GPU、AI加速器和I/O都变成Chiplet，谁将制定下一代芯片互连标准？

深科技（deeptek）《台积电传》持续连载中

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