从1β到1ε：美光如何把DRAM推进EUV与3D时代 --- DRAM的下一轮竞争，已经不只是“把线宽做得更小”

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当AI服务器、智能手机和自动驾驶系统不断提高内存容量与带宽需求时，DRAM再次成为半导体产业的焦点。

公众看到的往往是DDR5、LPDDR5X和HBM容量不断增加，但在这些产品背后，更根本的竞争发生在晶圆制造端：如何把数百亿个DRAM存储单元做得更小、更一致，同时继续降低单位比特成本。

2026年2月，美光高级掩模技术总监Ezequiel Vidal Russell在SPIE Advanced Lithography会议上，系统展示了美光对DRAM先进光刻的判断。从1β、1γ到1δ和1ε，美光的技术路线已经不再是单纯缩小尺寸，而是光刻、掩模、刻蚀、材料、器件结构与设计协同演进。

这份路线图透露出的核心信息是：DRAM仍然可以继续微缩，但传统平面缩放已经接近临界点。EUV能够延长平面DRAM的生命周期，却不能单独解决电容、随机缺陷和制造成本问题。未来DRAM将逐步走向平面结构、垂直4F2单元和3D DRAM并行发展的阶段。

一、1γ不是“1纳米”，而是第六代10nm级DRAM节点

美光的DRAM节点依次经历：

因此，1γ并不代表1nm，也不能直接类比逻辑芯片的3nm、2nm节点。DRAM节点更多反映存储单元面积、字线与位线间距、图形密度以及每片晶圆能够制造的有效比特数量。

在美光2026年的技术路线中，1β已经成为成熟量产节点，1γ处于大规模量产阶段，1δ进入开发，1ε则处于技术探路阶段。与此同时，美光还在继续投资3D DRAM研发，并通过High-NA EUV延长平面DRAM路线。

图1：美光1β至1ε DRAM技术路线

图源：Micron，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》，SPIE Advanced Lithography 2026。

截至2026年6月，美光的1γ产品已经不再停留在测试晶圆阶段：16Gb LPDDR5X开始在头部智能手机客户处爬坡，24Gb LPDDR5X进入客户送样；采用1γ工艺的HBM4E也在开发中，计划于2027年进入量产。需要注意的是，美光当前量产的HBM4仍采用1β，1γ主要面向下一代HBM4E。

二、DRAM的“摩尔定律”正在减速

DRAM的基本存储单元通常由一个晶体管和一个电容构成，即1T1C结构。

晶体管负责控制数据读写，电容则通过是否储存电荷表示“0”和“1”。缩小DRAM单元，可以在相同晶圆面积内放入更多比特，从而提高容量并降低单位比特成本。

但DRAM的密度增长速度已经明显放缓。

美光引用的TechInsights数据显示，早期DRAM比特密度大约以每年1.35倍的速度提高，而近年来已经下降到约每年1.15倍。与此同时，传统DRAM每GB成本持续快速下降的历史趋势也在趋缓。

这意味着，每一次节点升级所付出的设备、掩模、工艺和良率成本越来越高，而得到的面积缩小幅度却越来越有限。

从美光给出的路线看，1X至1Z阶段，阵列有源区半间距还能保持约15%的线性缩小；1Z向1α、1β演进时，部分阶段通过更复杂的图形倍增实现约10%的缩小。但面向1δ及更先进节点，美光预计线性缩小幅度可能下降至约9%。

DRAM仍在微缩，但它已经不再沿着一条平滑、低成本的曲线前进。

图2：DRAM有源区半间距及光刻技术演进

图源：Micron，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》，第4页。

三、美光为什么直到1γ才导入EUV

与三星较早在DRAM中采用EUV不同，美光在1α和1β节点仍然主要依靠ArF浸没式光刻与多重图形化。

这并不简单意味着技术保守。

美光长期积累的图形倍增能力，使其能够使用相对成熟的DUV设备，通过沉积、曝光、刻蚀、侧墙形成和再次刻蚀，将一条较宽的光刻图形分解为多条更细的结构。

其典型流程包括：材料堆叠沉积、第一次光刻、刻蚀、侧墙形成、底层处理、再次刻蚀和第二次光刻。通过这些步骤，DUV可以突破单次曝光的分辨率限制。

这种路线的优点是能够继续利用成熟设备和既有产线，缺点则是：

工艺步骤明显增加；

掩模数量和循环次数增加；

不同图形之间的套刻误差不断累积；

制造周期变长；

缺陷机会和良率风险上升；

设计规则受到更多限制。

因此，是否采用EUV并不是单纯比较曝光设备的分辨率，而是比较两套完整制造流程的综合成本。

在较早节点，一台EUV设备非常昂贵，而DUV多重图形化仍然具有经济性；当节点继续缩小，DUV需要从双重图形化走向四重图形化甚至更复杂的流程后，EUV单次曝光减少掩模和工艺步骤的价值才开始超过设备成本。

1γ正是这个技术与经济交叉点。

图3：DUV多重图形化与EUV单次图形化流程对比

图源：Micron，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》。

四、EUV带来的不只是分辨率，还有图形保真度

在DRAM Metal 0等关键层，复杂的线条、拐角和封闭结构必须保持准确形貌。

采用DUV多重图形化时，部分转角会被圆化，不同位置的线宽和间距波动也更明显。这些变化最终会影响接触面积、寄生电阻、器件匹配和存储单元一致性。

美光展示的对比图表明，EUV单次图形化能够：

减少拐角圆化；

提高二维图形保真度；

降低多次套刻造成的位置偏差；

减少复杂设计规则限制；

为外围电路和存储阵列提供更大的布局自由度。

因此，EUV对DRAM的意义不只是“印得更细”，而是把一个经过多次拆分和拼接才能完成的图形，更直接地转移到晶圆上。

对于包含大量重复单元的DRAM而言，微小的尺寸偏差一旦在数百亿个单元中重复出现，就可能转化为显著的良率、功耗和可靠性问题。图形保真度本身就是制造竞争力。

五、EUV并没有消灭随机缺陷

EUV减少了多重图形化步骤，但它引入了另一类问题：随机性。

EUV使用13.5nm波长的光，单个光子的能量较高，但到达光刻胶的光子数量相对有限。光子吸收、光刻胶化学反应和分子分布的随机波动，都可能在极小尺寸上表现为线宽粗糙、局部尺寸偏差或随机缺孔。

美光将关键问题归纳为：

EUV随机性；

局部关键尺寸均匀性，LCDU；

线宽粗糙度，LWR；

边缘位置误差，EPE；

晶圆间、晶圆内和曝光场内的系统偏差。

在文稿给出的密集线条波动案例中，线宽粗糙度贡献了约73%的变化，明显高于晶圆间、曝光场和特征级CDU。

这说明，当DRAM进入EUV时代，制造控制重点正在发生变化：过去需要重点解决多重曝光的套刻误差，未来则必须进一步控制光子随机性、光刻胶材料、线边粗糙和局部缺陷。

图4：EUV关键尺寸均匀性的主要影响因素

图源：Micron，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》。图中73%为该密集线条案例的相对贡献，不代表所有EUV层的统一比例。

六、真正逼近极限的，可能是DRAM电容

即使光刻能够继续缩小，DRAM单元也面临一个更基础的物理矛盾。

存储单元面积越小，电容的横向尺寸越小；但为了可靠地区分“0”和“1”，电容仍需要保持足够的电荷量。制造商不得不把电容做得越来越高、越来越深，以增加有效表面积。

美光给出的对比非常直观：

哈利法塔的高宽比约为5∶1；

先进DRAM电容的高宽比已经达到40∶1至60∶1。

也就是说，一个先进DRAM电容在几何比例上，比全球最高建筑还要“细长”得多。

随着节点演进，单元电容可能从约25fF逐步下降到个位数fF，而结构深宽比快速上升。由此带来的挑战包括：

超高深宽比孔洞刻蚀；

孔径、侧壁和深度均匀性控制；

电介质薄膜的共形沉积；

顶部与底部CD差异；

电容倾斜、粘连或结构坍塌；

漏电、保持时间和软错误风险；

刻蚀残留物与界面缺陷。

因此，下一代DRAM并不能只靠更先进的光刻设备完成。它还需要高深宽比刻蚀、原子层沉积、高介电常数材料、结构支撑和电路设计共同创新。

图5：DRAM电容缩放及40∶1至60∶1深宽比

图源：Micron，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》。

七、曲线掩模：掩模开始从“绘图”走向“计算”

传统芯片版图大量采用水平线、垂直线和直角结构，这类设计通常被称为Manhattan图形。

但在接近光刻分辨率极限时，晶圆上实际形成的图形并不会严格保持直角。为了补偿光学衍射和工艺偏差，掩模图形需要变得越来越复杂。

曲线掩模由此进入DRAM技术路线。

美光展示的案例表明，与传统直角化掩模相比，曲线掩模可以：

扩大曝光剂量与焦距的工艺窗口；

改善归一化图像对数斜率NILS；

提高局部CD均匀性；

在两个关键结构同时满足要求时，将可用工艺窗口扩大约一倍。

代价是掩模计算量显著增加，传统单束电子束写入设备也难以高效制造这些复杂曲线，需要多束电子束掩模写入机配合。

这意味着DRAM技术竞争正在从晶圆厂延伸到计算光刻、掩模数据处理、电子束写入、掩模检测与修复体系。未来的光刻能力，不只取决于曝光机，也取决于能否把复杂设计计算成一张可制造、可检测、可量产的掩模。

八、High-NA EUV能把约100步压缩到10步以内吗

High-NA EUV将数值孔径从传统EUV的0.33提高到0.55，可以进一步提高分辨率。

在DRAM电容孔和柱状焊盘使用的六边形阵列实验中，美光展示了一个非常有吸引力的结果：

DUV双节距四重图形化流程约需要100个相关步骤；

High-NA EUV实验流程可以降低到10步以内。

这里的“100步”和“10步”针对特定关键图形化模块，并不是整颗DRAM芯片的总工艺步数。但其意义仍然非常重要：High-NA EUV有机会将原本需要多张掩模、多轮间隔层沉积和刻蚀完成的图形，压缩为一次或少数几次曝光。

它还可能改善关键尺寸均匀性和图形位置误差，甚至把若干掩模层合并为一层。

图6：DRAM六边形阵列的DUV与High-NA EUV对比

图源：Micron，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》；High-NA图形来自ASML High-NA实验室早期曝光结果。

九、但美光并不准备让High-NA EUV覆盖所有DRAM层

High-NA EUV也存在明显的经济和制造限制。

由于采用各向异性缩小成像，High-NA EUV的单次曝光场只有传统曝光场的一半。对于面积较大、阵列重复性很强的DRAM芯片，这会带来曝光次数增加、芯片拼接和产能下降问题。

美光分析了两种方案：

第一种是使用A、B两套掩模分别曝光不同半场。这种方法能够保留完整划片道，但需要更换掩模，估算吞吐量损失约39%。

第二种是在划片道附近进行拼接，并曝光相邻区域。该方法估算吞吐量损失约10%，但会使划片道空间减少超过50%，同时对不同平台之间的曝光场匹配提出更高要求。

理论上可以通过更大尺寸的掩模恢复全曝光场，但美光认为，大尺寸High-NA全场掩模成本过高，而且需要重新建设掩模基板、写入、检测和处理生态，因此对DRAM并不现实。

美光由此给出了相当克制的判断：High-NA EUV可能只用于少数最关键、最难通过传统方法实现的DRAM层，而不会替代所有现有光刻工艺。

这体现了存储器制造与逻辑芯片不同的经济逻辑。DRAM高度依赖单位比特成本，技术最先进并不等于商业上最合适。只有当减少的工艺步骤、掩模数量和缺陷损失能够覆盖设备与产能成本时，High-NA EUV才具备量产价值。

十、未来路线将分化：平面DRAM、垂直4F2和3D DRAM

美光在路线图中首次明确展示了未来DRAM结构可能出现的三条分支：

继续延伸传统平面DRAM；

转向以4F2单元面积为目标的垂直器件结构；

发展真正的3D DRAM。

这里的3D DRAM需要与HBM区别开来。

HBM是把多颗已经制造完成的DRAM晶粒通过TSV和先进封装垂直堆叠；3D DRAM则是尝试在晶圆制造阶段，将存储单元或阵列本身沿垂直方向构建，类似3D NAND从平面结构向垂直堆叠转型。

三种架构的光刻需求并不相同：

平面DRAM更重视极小间距、套刻与图形保真度；

垂直4F2结构更依赖垂直晶体管、接触和高深宽比结构；

3D DRAM则可能把技术瓶颈转向堆叠层数、深孔刻蚀、层间对准和三维互连。

因此，美光没有立即押注单一路线，而是继续利用EUV和High-NA EUV延长平面DRAM，同时维持3D DRAM研发。这种并行策略本质上是在等待成本、良率和材料技术共同越过量产门槛。

结语：美光真正的优势，不是一台EUV设备

从1β到1γ，美光完成的并不是简单的曝光设备切换，而是对DRAM制造体系的一次重新平衡。

1β证明了DUV多重图形化仍然能够被推到很深；1γ代表EUV在成本、步骤和图形质量之间开始具备量产价值；1δ将继续扩大EUV应用；1ε及以后，则可能进入High-NA EUV、曲线掩模、垂直器件和3D DRAM共同探索的阶段。

这条路线也揭示了先进存储制造的一个基本规律：光刻决定能不能把图形做出来，刻蚀和材料决定结构能不能站住，工艺控制决定数百亿个单元能不能保持一致，而成本与良率最终决定技术能不能真正量产。

因此，美光未来的竞争力不能只看其采购了多少台EUV设备，更应观察五个指标：

1γ的良率与量产爬坡速度；

EUV关键层数量及单层制造成本；

高深宽比电容的刻蚀和材料能力；

曲线掩模与多束电子束写入能力；

1δ、1ε与3D DRAM之间的技术选择。

DRAM正在从二维尺寸缩小，走向光刻、结构、材料和三维集成共同驱动的新阶段。美光的路线不是激进地抛弃既有技术，而是在每一个节点寻找分辨率、步骤数量、良率和成本之间的新平衡。

这或许才是存储器制造最真实的技术进步。

主要资料来源：

Ezequiel Vidal Russell, Micron Technology，《A Memory Maker’s Perspective on Advanced Lithography for DRAM Applications》，eBeam Initiative Luncheon，SPIE Advanced Lithography 2026，2026年2月23日。

Micron Announces Shipment of 1γ DRAM，Micron Technology，2025年2月25日。

Micron Fiscal Q3 2026 Product Highlights，Micron Technology，2026年6月24日。